基于 https://github.com/chenzc24/t28-ioring，自动分析该项目

1. 项目定位

t28-ioring 不是 Linux 的 io_uring 项目，而是一套面向 TSMC 28 nm 工艺 IO Ring 自动生成与仿真验证 的 EDA Agent 工具。

它希望把以下流程自动化：

自然语言/结构化需求        ↓IO 类型与电压域识别        ↓生成结构化 JSON        ↓生成 Cadence SKILL        ↓Virtuoso 原理图与版图        ↓Calibre DRC/LVS/PEX        ↓自动生成测试平台        ↓Spectre 仿真与测量

项目被拆成两个相互独立的 Agent Skill：

• t28-ioring-generator：负责 IO Ring 原理图、版图以及 DRC/LVS/PEX。
• t28-ioring-simulator：负责符号导出、引脚分类、测试平台生成、Spectre 仿真和结果整理。

这是一个比较典型的“AI Agent + Python 流程编排 + Cadence SKILL + EDA 工具远程执行”项目。

2. 总体架构

项目的核心架构可以概括为：

本地 Agent / Python    │    ├── 需求解析、JSON生成、规则推导    ├── 生成 SKILL、Spectre、Calibre 文件    └── 读取并解析运行结果    │virtuoso-bridge-lite    │    ├── TCP Socket → Virtuoso 内部 SKILL daemon    └── SSH → EDA Server                  │                  ├── Cadence Virtuoso                  ├── Calibre DRC/LVS/PEX                  ├── Spectre                  └── Maestro/ADE

仓库本身不直接实现 Virtuoso 通信层，而是依赖另一个项目 virtuoso-bridge-lite。桥接层通过 TCP 与 Virtuoso 中加载的 SKILL daemon 通信，同时通过 SSH 上传脚本、执行 Calibre/Spectre 并下载结果。

这种分层是合理的：

• t28-ioring 负责工艺和 IO Ring 领域逻辑；
• virtuoso-bridge-lite 负责远程 EDA 基础设施；
• Virtuoso/Calibre/Spectre 负责真实设计和验证。

3. 目录结构分析

t28-ioring/├── README.md├── AGENTS.md├── CLAUDE.md├── requirements.txt├── _local/│   └── site.yaml.template├── tools/│   ├── t28_config_check.py│   ├── t28_config_export.py│   └── t28_site_config/└── skills/    ├── t28-ioring-generator/    │   ├── SKILL.md    │   ├── scripts/    │   ├── io_ring/    │   ├── references/    │   ├── skill_code/    │   ├── calibre/    │   └── T28_Testbench/    └── t28-ioring-simulator/        ├── SKILL.md        ├── scripts/        ├── sim_io/        ├── references/        ├── skill_code/        └── templates/

仓库明确要求将 skills/ 或两个子目录分别注册为 Agent Skill，而不是把整个仓库当成一个 Skill。原因是生成和仿真具有不同的触发条件、配置、输出和失败处理机制。

关键目录职责

_local/

保存站点相关配置模板。

实际使用时需要创建：

_local/site.yaml

这个文件不提交到 Git，主要保存：

• 输出目录；
• Cadence 安装路径；
• cds.lib 路径；
• Calibre 路径和规则文件；
• Spectre 模型文件；
• License 环境变量；
• 远程或共享文件系统模式。

项目刻意把所有 T28 站点配置集中在一个文件中，避免路径散落在 .env、C shell 脚本和 Python 文件里。

tools/

负责配置管理，而不是设计生成。

其中：

t28_config_check.py

用于检查路径、必填项和配置完整性。README 建议在长时间运行生成或仿真流程前先执行它。

references/

这是项目非常关键的一部分。

它保存的不是普通文档，而是供 Agent 读取的“领域规则”，例如：

• T28 IO 单元选型；
• 信号分类；
• IO 引脚连接规则；
• 电压域连接规则；
• 仿真引脚分类；
• Spectre 测量配置规则。

这说明项目并非完全通过硬编码处理所有情况，而是采用：

Python确定性流程 + Agent语义判断 + Markdown领域规则

4. Generator 生成流程

生成器负责从设计需求生成 IO Ring。

README 给出的流水线为：

1. 解析结构需求；
2. 创建 draft intent JSON；
3. 可选地打开草稿编辑器；
4. 生成 semantic intent 和带引脚连接的图结构；
5. 验证 JSON；
6. 创建 confirmed config；
7. 生成 schematic/layout SKILL；
8. 在 Virtuoso 中执行 SKILL 并截取结果；
9. 运行 DRC/LVS，可选运行 PEX。

可以将内部数据流理解为：

用户输入  ↓draft_intent.json  ↓semantic intent  ↓enriched pin-wired graph  ↓confirmed config  ↓schematic.il / layout.il  ↓Virtuoso database

其中可能的核心脚本包括：

scripts/enrich_intent.pyscripts/build_confirmed_config.pyscripts/generate_schematic.pyscripts/generate_layout.pyscripts/run_drc.pyscripts/run_lvs.pyscripts/run_pex.py

仓库把这些文件列为生成器核心、高风险代码。

Draft Intent

先把用户要求转换为较接近原始输入的数据结构，尽量保留：

• 原信号名；
• 信号顺序；
• 重复信号；
• 各边顺序；
• ring 类型；
• 顺时针或逆时针顺序。

Semantic Intent

增加电气语义，例如：

{  "name": "VIN",  "class": "analog_io",  "device": "PDB3AC",  "voltage_domain": "VDDIB_VSSIB"}

Enriched Graph

不仅记录 IO 类型，还建立具体连接关系：

Pad ├── PAD pin ├── core-side pin ├── VDD/VSS ├── ESD ring └── voltage-domain relation

Confirmed Config

将语义结果转换为生成引擎可以确定性使用的最终配置，避免 SKILL 生成阶段继续进行模糊推断。

这是整个项目比较好的架构点：让 AI 负责理解，让确定性程序负责落地。

5. IO 单元映射

仓库 README 中包含一组默认 T28 IO 单元映射：

这些器件名称显然与特定 PDK 库绑定，并不是通用 TSMC 28 nm 标准名称。项目默认要求 cds.lib 中能找到 tphn28hpcpgv18 和 PAD 等库。

因此，这个项目不能简单理解为“安装后适用于任意 T28 PDK”。它更准确地说是：

针对某一套具体 T28 IO Library 和企业 EDA 环境建立的可配置自动化框架。

6. 版图生成可能采用的策略

根据目录划分和工作流，可以推断版图引擎主要处理以下问题：

用户给定信号顺序       ↓映射到 Pad Cell       ↓分配到 top/bottom/left/right       ↓计算方向和旋转       ↓插入 corner/filler       ↓处理 single/double ring       ↓建立电源与 ESD 连续性       ↓生成 SKILL 放置和连线代码

尤其需要处理：

• 上下左右四边不同的旋转方向；
• 顺时针/逆时针信号顺序；
• Corner cell 选择；
• 单环和双环；
• 电源 Pad 到消费者 Pad 的域映射；
• 模拟和数字 ESD ring 的连续性；
• Pad 数量不足时的 filler；
• 原理图和版图实例命名一致性。

仓库的 Agent 规则特别强调不能静默修改：

• Device mapping；
• Pin schema；
• Corner/filler 行为；
• Domain continuity；
• DRC/LVS 规则解释。

这说明上述部分应当是项目最容易出错、也是最重要的算法区域。

7. Simulator 仿真流程

仿真器不是简单地打开 ADE，而是把 直接 Spectre 仿真 作为主要验证路径。

流程为：

1. 从 DUT 导出 symbol 并重新分布引脚；
2. 生成 pin_info.json 和 dut_context.json；
3. Agent 根据规则生成 pin_classifications.json；
4. Agent根据仿真规则生成 sim_config.json；
5. 创建 {cell}_tb/schematic；
6. 放置电源、激励、负载、PVSS、电流测量器件等；
7. 导出 Spectre netlist；
8. 生成顶层 deck.scs；
9. 运行 Spectre；
10. 解析测量结果并绘图；
11. 将相同设置同步到 Maestro。

关键输出包括：

pin_info.jsonpin_classifications.jsonsim_config.jsondut_context.jsonresult.jsonspectre/netlist.scsspectre/deck.scsspectre/spectre.outmeasurements.jsonsim_run_result.jsonplots/

为什么不把 Maestro 当作主要结果来源

仓库明确规定：

直接 Spectre 输出 = 验证源Maestro = 同步和可视化界面

这是一个很好的工程选择，因为 Maestro GUI 状态：

• 难以自动复现；
• 容易残留旧配置；
• 不利于 CI；
• 不便于解析；
• 容易发生 GUI 和实际 deck 不一致。

项目规定应主要检查：

sim_run_result.jsonmeasurements.jsonplots/spectre/spectre.out

而不是依赖 Maestro 当前显示状态。

8. Pin Classification 的作用

仿真器需要先知道每个 DUT Pin 的电气角色，例如：

analog_inputanalog_outputdigital_inputdigital_outputpowergroundreferencehigh_voltage_supplylow_voltage_supplyinternal_bias

随后才能决定添加何种测试平台元件：

项目强制要求 Agent 真实读取 pin_info.json 和规则文档，再写入分类结果；不建议完全跳过这一语义步骤。

这个设计提高了灵活性，但也是结果可信度的一个风险点：引脚分类错误会直接导致测试平台错误。

9. 配置与运行环境

这个项目运行门槛较高，需要：

• Python 3.9 或更高版本；
• virtuoso-bridge-lite；
• Cadence Virtuoso；
• TSMC 28 nm PDK；
• Calibre；
• Spectre/MMSIM；
• Maestro/ADE；
• EDA 服务器上的 csh；
• 可用的 Cadence 和 Calibre License。

配置大致如下：

project:  output_root: ...generator:  draft_editor: on  layout_editor: offbridge:  fs_mode: remote  disable_control_master: falsecadence:  cds_lib_28: ...  ic_root: ...  mmsim_root: ...calibre:  mgc_home: ...  pdk_layermap_28: ...  lvs_include_28: ...spectre:  io_model_include: ...  core_model_include: ...  core_sections: ...  lm_license_file: ...  cds_lic_file: ...

桥接服务器的用户名、主机和 SSH 信息不放在这里，而由：

virtuoso-bridge init user@eda-server

写入：

~/.virtuoso-bridge/.env

这种分离可以避免将连接凭据混入工艺配置。

10. Remote 与 Shared 模式

项目支持两种文件传输方式。

Remote 模式

适用于：

• 本地 Windows；
• 本地和 EDA 服务器没有共享目录；
• 通过 SSH 连接服务器。

流程是：

本地生成脚本   ↓ SSH上传/tmp/vb_t28_calibre...   ↓ 服务器运行生成报告   ↓ SSH下载本地 output

Shared 模式

适用于：

• 本地 Linux；
• 本地与 EDA 服务器挂载同一个 NFS；
• 两端能看到相同文件路径。

这种模式避免上传下载，但要求路径在本地和服务器上保持一致。项目可以自动判断模式，也允许通过 bridge.fs_mode 强制指定。

11. 项目的优点

11.1 数据分层比较清楚

项目没有从自然语言直接生成最终 SKILL，而是经过：

draft → semantic → enriched → confirmed → SKILL

这有利于：

• 调试；
• 人工确认；
• JSON schema 检查；
• 失败重跑；
• 保存中间语义；
• 防止大模型输出直接破坏版图。

11.2 将 AI 判断与确定性生成分离

AI 主要用于：

• 信号分类；
• 电压域理解；
• Pin 意图判断；
• 仿真配置生成。

Python和SKILL负责：

• 坐标；
• 实例放置；
• 连线；
• 文件生成；
• 工具调用；
• 结果解析。

这是 EDA Agent 比较合适的实现方向。

11.3 验证闭环较完整

不是只生成版图，而是包含：

原理图版图截图DRCLVSPEX测试平台Spectre仿真测量绘图

因此它更接近完整 IO Ring flow，而不是单纯的 SKILL 代码生成器。

11.4 强调最早安全修复点

项目规定发生问题时，优先按以下顺序修复：

1. semantic intent；
2. 本地路径配置；
3. confirmed config；
4. 重新生成 SKILL；
5. 最后才修改核心引擎。

这可以减少因单个输入问题而污染通用代码的风险。

11.5 输出目录设计合理

输出按运行时间组织：

generated/<timestamp>/simulation/<timestamp>/drc/lvs/pex/

同时用 .latest_run 标记最近一次仿真。这种设计有利于追踪历史和比较多个运行结果。

12. 项目的主要风险与不足

12.1 与具体 PDK 耦合很深

器件名称、Pin schema、Calibre deck、layer map 和模型文件都依赖具体站点。

即便同样叫 TSMC 28 nm，不同公司环境可能存在：

• 不同 IO 库版本；
• 不同 cell 名称；
• 不同 pin 名称；
• 不同 Calibre rule deck；
• 不同 layer map；
• 不同 PDK wrapper；
• 不同 cds.lib 组织方式。

因此移植时最可能出问题的是：

lydevices_28.jsonenrichment rulesSKILL device pin mapCalibre rule templatesSpectre model sections

12.2 Agent 语义结果缺少天然形式验证

例如大模型可能把：

VSSIB

错误分类为普通模拟输入，或者把：

D1

误认为数字输入而实际是输出。

JSON schema 只能验证结构正确，无法验证电气语义一定正确。建议增加：

• 基于命名规则的 deterministic lint；
• 供电与地成对检查；
• Provider/consumer 闭合检查；
• 无驱动输入检查；
• 输出端误加电压源检查；
• 电压域冲突检查。

12.3 真正的端到端测试依赖昂贵环境

很多核心功能只有在真实环境中才能验证：

• Virtuoso database；
• IO PDK library；
• Calibre license；
• Spectre model；
• EDA server；
• SSH；
• Cadence license。

因此普通 GitHub CI 很难覆盖完整流程。

仓库虽然提供 golden output，但 golden 文件只能验证“输出是否和历史一致”，不能完全证明结果在当前 PDK 中 DRC/LVS 正确。

12.4 自动 DRC/LVS 修复存在风险

如果系统依据 DRC/LVS 文本自动修改布局，容易发生：

• 修掉一个 DRC，引入另一处 DRC；
• 为过 LVS 而错误短接；
• 通过几何补丁掩盖语义错误；
• 只适配某版 rule deck；
• 修复循环不收敛。

好在仓库把这一流程标记为高风险，并要求限制 repair loop，但具体安全性仍取决于实现。

12.5 缺少明显的开源 License

从当前仓库首页信息看，没有显示许可证文件。

这意味着即便仓库公开，也不能默认其代码可自由复制到商业项目中。使用前最好由作者明确补充 MIT、Apache-2.0 或其他许可证。

12.6 配置项仍然较多

虽然已集中到 site.yaml，但首次部署仍要正确配置：

• Bridge；
• SSH；
• Cadence；
• MMSIM；
• Calibre；
• PDK；
• 模型；
• License；
• NFS/Remote 模式；
• IO 库。

对于新用户而言，故障定位仍然较复杂。

13. 最值得阅读的代码顺序

要深入理解该项目，建议按以下顺序阅读。

第一阶段：理解流程合同

README.mdAGENTS.mdskills/t28-ioring-generator/SKILL.mdskills/t28-ioring-simulator/SKILL.md

这里定义了 Agent 应按什么顺序执行，以及哪些操作不能跳过。

第二阶段：理解 IO 语义

generator/references/enrichment_rules_T28.mdgenerator/references/T28_Technology.mdsimulator/references/pin_classification.mdsimulator/references/sim_config_rules.md

第三阶段：理解 Generator

scripts/enrich_intent.pyscripts/build_confirmed_config.pyscripts/generate_schematic.pyscripts/generate_layout.pyio_ring/skill_code/

重点关注：

• Signal → Device 映射；
• Pin mapping；
• side ordering；
• orientation；
• corner/filler；
• power/ESD continuity；
• SKILL 模板生成。

第四阶段：理解验证

scripts/run_drc.pyscripts/run_lvs.pyscripts/run_pex.pycalibre/

重点关注：

• Runset 如何构造；
• GDS/OASIS 如何导出；
• LVS source 如何生成；
• Exit code 如何解析；
• 报告如何判定 pass/fail；
• Repair loop 上限。

第五阶段：理解 Simulator

sim_io/pin_types.pysim_io/flow.pysim_io/sim/sim_io/maestro/scripts/tb_builder.pyscripts/spectre_runner.py

重点关注：

• pin_classifications.json schema；
• source/load placement；
• Spectre deck wrapper；
• model include；
• measurement expression；
• 仿真结果解析。

14. 一次完整运行的概念示例

用户输入：

生成一个 4×4 单环 IO Ring，逆时针排列。VIN、VCM 是模拟 IO。VDDIB/VSSIB 是模拟电源。D1~D4 是数字输出。VIOL/GIOL 是低压数字电源。VIOH/GIOH 是高压数字电源。

生成器可能得到：

{  "ring": {    "pads_per_side": 4,    "type": "single",    "order": "counterclockwise"  },  "signals": [    {"name": "VIN", "type": "analog_io", "device": "PDB3AC"},    {"name": "VSSIB", "type": "analog_vss_provider"},    {"name": "VDDIB", "type": "analog_vdd_provider"},    {"name": "VCM", "type": "analog_io"},    {"name": "D1", "type": "digital_output"},    {"name": "D2", "type": "digital_output"}  ]}

然后生成：

create_schematic.ilcreate_layout.il

在 Virtuoso 中产生：

LLM_Layout_Design/IO_RING_4x4_mixed/schematicLLM_Layout_Design/IO_RING_4x4_mixed/layout

随后：

DRC → LVS → 可选 PEX

仿真器再导出 symbol，生成：

IO_RING_4x4_mixed_tb/schematic

并执行：

spectre deck.scs

最终给出：

measurements.jsonplots/sim_run_result.json

15. 综合评价

我对这个项目的总体判断是：

它的核心价值不只是“自动画一个 IO Ring”，而是建立了一套：

从自然语言需求，到结构化电气意图，再到 Cadence 数据库、物理验证和电气仿真的 Agent 驱动闭环。

从研究或内部工程原型角度看，这个方向非常有价值。若要变成稳定的生产工具，下一步最重要的是：

1. 加强语义 JSON 的电气 lint；
2. 建立更多不同 IO 组合的回归测试；
3. 对 SKILL 生成做单元测试；
4. 把 PDK 相关规则进一步抽象成 technology adapter；
5. 对自动 DRC/LVS 修复设置严格白名单；
6. 补充 License、版本锁定和 CI 测试说明。

基于 Tokunaga et al., JSSC 2010, Vol.45, No.6
"An On-Chip CMOS Relaxation Oscillator With Voltage Averaging Feedback"
从论文 14MHz 原型缩放到 50MHz，面向 ±1% 时钟精度目标

一、设计目标

二、论文核心原理回顾

2.1 VAF（Voltage Averaging Feedback）概念

振荡波形直流平均值 → 与 Vref 比较 → 负反馈 → 钳位到 Vref

关键结论：

• 振荡频率仅由 RC 时间常数和分压比 α 决定，与比较器延迟 td 无关
• 无电流源设计 → 无老化漂移，闪烁噪声大幅降低
• VAF 闭环将 VCO 低频相位噪声压制为高通特性

2.2 频率方程

f_osc = f(α) / (2RC)其中 f(α) = (1/α) · [1 − e^(−α)] / [1 − e^(−2α)]在 α = 0.5 时：f(α) ≈ 0.364

三、振荡器核心参数缩放（14 → 50 MHz）

3.1 RC 时间常数计算

目标 f_osc = 50 MHz, α = 0.5RC = f(α) / (2·f_osc) = 0.364 / 100 MHz = 3.64 ns

3.2 噪声 vs 功耗权衡

• R 减小 → 热噪声 v²=4kTR 降低 ✅，但充放电电流 I=V/R 增大 → 功耗上升 ❌
• C 增大 → kT/C 噪声降低 ✅，但 C 占面积、增充放电电流 ❌
• 策略：C 不等比缩小，靠 R 调频率

3.3 推荐取值

功耗预估：
峰值电流 ≈ 1.8V / 14.5kΩ ≈ 124 μA，平均充放电电流 ≈ 40–55 μA（含开关和比较器）。

四、VAF 有源滤波器设计

4.1 时间常数选择

论文：τ = R_LP·C_LP = 1 μs  →  f_LP = 1/(2πτ) = 159 kHz比值：f_LP / f_osc = 159kHz / 14MHz ≈ 1/8850MHz 保持同等比值：f_LP ≈ 570 kHz  →  τ ≈ 280 ns

4.2 噪声 vs 起动时间权衡

4.3 推荐取值

五、放大器设计（噪声优化的关键模块）

5.1 设计哲学

VAF 架构的核心红利：反馈放大器的寄生电容不在振荡路径上 → 可以做大尺寸压低噪声，不影响 f_osc。

5.2 噪声传递分析

有源滤波器输出噪声 → LPF 传递特性 → 主导低频偏移相位噪声VCO（比较器+开关+RC）噪声 → HPF 传递特性 → 低频被压制，仅影响高频过渡频率 = f_LP ≈ 300–400 kHz（VAF 带宽）

因此： - Δf < 300 kHz：相位噪声 = 反馈放大器噪声主导 → 大尺寸、高 gm - Δf > 300 kHz：相位噪声 = 比较器 + RC 热噪声 → 适度优化即可

5.3 反馈放大器设计参数

5.4 比较器设计参数

六、Vref 参考电压与温度补偿

6.1 分压电路

Vref = α · VDD,  α = R₂ / (R₁ + R₂) = 0.5电源抑制：Vref 直接跟踪 VDD 比例 → 天然抵消 VDD 变化对 f_osc 的影响

6.2 温度补偿方案

使用两种温系电阻混合：

补偿原理：

多晶硅 RC → f_osc 温度系数 ≈ +0.86%/100°C（负 R 温系翻转为正 f 温系）要求 Vref 温度系数 ≈ −4.5 mV/100°C 来抵消实现方式：R₁/R₂ 分压器用 poly+diff 混合 → 使 α 随温度微变

6.3 数字修调

• 分压器做成多抽头形式（如 6-bit 修调）
• 补偿工艺角导致的 RC 绝对值 ±20% 变化
• 修调步长 ≤ 2% 频率步进 → 保证 1% 精度

七、多谐振荡器工作机制

7.1 互补振荡器核心

┌─────────────────────────────────────┐│ 左半电路        右半电路             ││   R_N              R_P              ││   │                │                ││   ├──C_N──GND      ├──C_P──GND      ││   │                │                ││   └─比较器L         └─比较器R         ││       │                │            ││       └── RS-FF ──────┘            ││            │                        ││      传输门交替 → LPF               │└─────────────────────────────────────┘

7.2 振荡流程（6步循环）

1. V_N 上升充电（经 R_N）
2. V_N > Vref → 左比较器翻转 → RS-FF 置位 → 左传输门导通 → V_N 送 LPF
3. V_N 下降放电 → 左比较器返回高 → 左传输门关断
4. V_P 上升充电（经 R_P）→ 对称地右半电路动作
5. V_P > Vref → 右比较器翻转 → RS-FF 复位 → V_P 送 LPF
6. 循环回到步骤 1

八、相位噪声预算

8.1 噪声源与传递函数

8.2 噪声压制边界

f_corner = f_LP = 1/(2π·R_LP·C_LP) ≈ 400 kHz

在此频率以下，VAF 环路压制 VCO 相位噪声；在此以上，噪声由 RC 热噪声和比较器主导。

8.3 累积抖动预估

论文 14MHz：jitter(1500cyc) = 2.8 ns（有 VAF）vs 20 ns（无 VAF），改善 7×50MHz 预估：  - R 从 65k→14.5k，热噪声 v²∝R → 改善因子 ≈ √(65/14.5) ≈ 2.1×  - C 从 200fF→250fF，kT/C 噪声改善因子 ≈ √(200/250) ≈ 0.89×  - 频率 3.57×，周期缩短 → 单周期 jitter 要求更严  保守预估：jitter(1500cyc) ≈ 3–4 ns（周期抖动 < 0.1% → 满足 1% 频率精度）

九、完整设计参数汇总

┌──────────────────────────────────────────────────────┐│             50MHz VAF-RCOSC 最终参数表                │├────────────────┬──────────────┬───────────────────────┤│ 参数           │ 取值          │ 说明                  │├────────────────┼──────────────┼───────────────────────┤│ f_osc          │ 50 MHz       │ T = 20 ns             ││ C_osc          │ 250 fF        │ MOM 电容，匹配 <0.1%  ││ R_osc          │ 14.5 kΩ       │ 多晶硅，≈100μm×2μm    ││ α              │ 0.5           │ 灵敏度最小            ││ Vref           │ 0.9 V         │ @ VDD=1.8V           ││ R_LP           │ 400 kΩ        │ 多晶硅电阻            ││ C_LP           │ 1 pF          │ MOM 电容              ││ τ (VAF)        │ 400 ns        │ f_LP ≈ 400 kHz       ││ 起动时间       │ 2 μs (5τ)     │ 10τ ≈ 4 μs 完全建立   │├────────────────┼──────────────┼───────────────────────┤│ 反馈放大器尾流 │ 12 μA         │ 差分+共源两级         ││ 反馈放大器 gm  │ > 50 μS       │ 输入对 W/L≥60/0.5     ││ 左比较器尾流   │ 4 μA          │ 轨到轨差分输入         ││ 右比较器尾流   │ 4 μA          │ td < 2 ns            ││ Vref 分压器    │ 6-bit 修调    │ 混合 poly+diff 电阻    ││ 数字逻辑       │ ≈3 μA @50MHz  │ NAND + RS-FF + TG    │├────────────────┼──────────────┼───────────────────────┤│ 总功耗预估     │ 35–45 μA     │ @ 1.8V               ││ 有源面积预估   │ < 0.05 mm²    │ 0.18μm CMOS           │└────────────────┴──────────────┴───────────────────────┘

十、精度预算分析

结论： 各误差源分配合理，±1% 目标可实现，且有适当裕量。

十一、噪声优化 Checklist

• C_osc 不缩或略增（≥ 250fF）→ 压低 kT/C 噪声
• R_osc 取 12–15kΩ → RC=3.6ns，平衡噪声与功耗
• α = 0.5 → 灵敏度最小 0.19%/mV
• 反馈放大器输入对 W/L 做大（≥60/0.5）→ 压低 flicker noise
• 反馈放大器 gm ≥ 50μS → 压低热噪声
• 比较器做小尺寸、低功耗（< 5μA）→ VAF 补偿延迟，无需大电流
• R_LP 取 300–600kΩ → τ 权衡：快起动 vs 低噪声
• 分压器用 poly+diff 混合电阻 → 温度补偿
• 预留 ≥ 6-bit 电阻抽头修调 → 覆盖工艺角 ±20%
• 仿真验证 PVT corner + Monte Carlo mismatch + 瞬态噪声

十二、仿真验证建议

12.1 必须覆盖的 Corner

12.2 关键观察信号

• V_N, V_P 上升/下降波形
• 比较器输出翻转点
• V_LPF 直流电平建立过程
• Vref 纹波和噪声
• 输出时钟周期直方图（jitter 分布）

附录 A：论文关键公式

(A1) 频率方程：  f_osc = f(α) / (2RC)(A2) f(α) = (1/α) · [1 − e^(−α)] / [1 − e^(−2α)](A3) 灵敏度：   (dT/T) / (dVref/Vref) = 3.35 @ α=0.5               换算：0.19%/mV @ Vref≈0.9V(A4) VAF-LPF 传递 (Eq.16)：     有源滤波器噪声 → 相噪 = LPF(f)：零 @ 1/(2πR_LP·C_LP)，极 @ 0, 1/(2πR_osc·C_LP)(A5) VCO 噪声传递 (Eq.17)：     VCO 相噪 → 输出 = HPF(f)：零 @ 0，极 @ 1/(2πR_osc·C_LP)

附录 B：参考文献

1. Y. Tokunaga et al., "An On-Chip CMOS Relaxation Oscillator With Voltage Averaging Feedback," IEEE JSSC, Vol.45, No.6, pp.1150–1158, June 2010.
2. K. Sundaresan et al., "Process and temperature compensation in a 7-MHz CMOS clock oscillator," IEEE JSSC, Vol.41, No.2, pp.433–442, Feb. 2006.
3. W. M. Sansen et al., "A CMOS temperature-compensated current reference," IEEE JSSC, Vol.23, No.3, pp.821–824, Jun. 1988.
4. F. Sebastiano et al., "A 65-nm CMOS temperature-compensated mobility-based frequency reference for wireless sensor networks," IEEE JSSC, Vol.46, No.7, pp.1544–1552, Jul. 2011.
5. A. Hajimiri and T. H. Lee, "A general theory of phase noise in electrical oscillators," IEEE JSSC, Vol.33, No.2, pp.179–194, Feb. 1998.
6. D. B. Leeson, "A simple model of feedback oscillator noise spectrum," Proc. IEEE, Vol.54, No.2, pp.329–330, Feb. 1966.

文档生成时间：2026-06-24 · 基于 JSSC 2010 论文分析

代表采样输入参考噪声，这部分噪声包含输入的开关管和OTA的噪声。

: 代表由OTA产生的参考输出的噪声，不包含采样噪声。

首先，OTA的热噪声，对于单端输出的OTA

每一个晶体管都会产生一个电流噪声源 , 这里假设

假设两个路径完全匹配，所以M5不贡献差分信号的噪声。M1和M2的噪声比较容易，可以直接计算出这两个管子对于输入的参考噪声为 . 而对于M3和M4而言，输入的参考噪声为。所以，总的输入参考噪声为 其中 取决于放大器的结构。

当把这样一个OTA接到一个电容回路中，如下图所示

整个闭环系统的传输函数为 其中G是DC增益，假设放大器的增益远大于反馈系数时 是电路的主极点，如果电路采用的单极放大器 如果采用的是两级放大器结构 其中为补偿电容。

综上，整个系统的在输出端噪声可以表示为 $$ $$ 我们可以看出，整个系统的噪声不再取决于。

当系统的热噪声被采样，存在以下几个特性

1 总噪声维持不变

2 噪声发生混叠，从高频噪声混叠入低频噪声，如下图。

3 噪声功率谱密度将会明显增加。

相同的噪声面积，但是经过采样后，0到fs/2的噪声功率谱密度将会明显增加。 低频的噪声功率谱密度将会由原来的​增长为原来得​ 倍。​ 是这个系统的建立时间，​是两相位时钟的建立时间。

在设计的时候需要满足 其中，所以PSD至少增加​倍。如果N=10, PSD增加7.6 或8.8dB。

所以这是对于一个采样系统相对于连续系统的一个隐含的缺点。

对于下面的开关电容积分器

我们需要分别考虑两个相位的噪声: 采样相位和积分相位

1 采样相位

噪声包含所对应的开关的噪声。

噪声主要来源于两个开关的噪声 整个电路可以等效为一阶低通滤波器，中间存在一个极点。极点对应的时间常数为 所以由于开关电阻产生的噪声加载在的两端的噪声电压为 由于积分是在整个频谱的积分 可以看出采样相位的噪声和的大小没有关系，但是与系统前端的时间常数中的的大小成反比。

2 积分相位

噪声包含OTA的噪声和​所对应的开关噪声。

这里存在两个噪声来源：开关和OTA

两个开关产生的噪声为 由之前的计算可知，OTA产生的噪声为 上的噪声由以上两个一起产生

需要计算噪声的大小，必须计算这个电路的时间常数。而在这个电路中，电容的另外一端接了一个OTA。

其中由电容的右端向OTA输入端看过去的等效输入阻抗为 由于我们需要足够高的增益~60dB，所以​一般来说比较大。这里输入信号是一个包含DC低频信号，C2一般为pF级。忽略C2带来的影响 所以时间常数为 所以在积分相位中，由OTA产生的噪声为 由开关产生的噪声为 其中

所以整个开关电容的噪声为 $$ $$ 如果时，可以达到最小的噪声​。

从图中得知，当x增大时，开关的噪声逐渐成为主要的噪声源，这也与直觉相符合，x增大一般来源于着​增大，将会贡献更多的噪声。但是系统的总噪声会随着的增大而减小，主要是因为增大使得串联电路的时间常数增加，从而造成带宽的减小，使得系统总噪声减小。

当时，这也是我们常用的情况，主要由OTA主导整个噪声，当固定建立时间和噪声大小的时候，存在最小的值，使得系统的功耗最低。这里假设时间常数由积分阶段限制，所以 可以推出的值为， 所以对于x越小，​的值也越小。而​，所以可以用较小的​​​值，实现相同的时间常数和噪声特性。而基于反相器结构的放大器，，由PMOS和NMOS同时提供， 所以功耗能更低。

在应用中，我们时固定信号得带宽，通常情况下需要知道每个频率点噪声功率谱密度，而上图得传输函数为 而总得输出参考噪声功率谱密度PSD，可以如下表示 其中 由于所有的噪声都经过采样而产生噪声折叠，对于白噪声的功率谱密度可以表示为

其中NTF表示为

如果采用多输入端口的开关电容积分器

明显可以看出，加入的开关电容，使得电容两端的噪声又有了额外的噪声源，从而使得两端的噪声增加。

考虑其他电容影响

当不能忽略C2电容的时候，OTA和反馈电容等效输入阻抗为 所以噪声源到C1两端的传递函数为，而其中Cp电容相对于米勒等效电容​​可以忽略不记。 由于 考虑寄生电容很大的情况 所以，只要满足，或者，

所以开关电容电路的噪声主要与​​​相关，而与其相连的寄生电容影响较小，从等式上看，寄生电容的增大，能使得时间常数稍稍增加。

Picorv32 是一个基于RISCV基本指令级设计的一个CPU内核，它能实现RV32E, RV32I, RV32IC, RV32IM，或RV32IMC多种核心配置，还支持内部中断控制。这个内核有一下几种特征

• 门数少，占用的硬件资源少。（在7系列的Xlinx的FPGA中，综合后仅占用750~2000 个LUT）
• 可以工作在较高的频率。在7系列FPGA上，可以支持高达750MHz的时钟频率。
• 可选本地内存接口和轻量级AXI4 master总线
• 可选的终端请求
• 可选多核处理接口
• 在使用的时候，由于整个内核只有一个时钟域，它能很方便地嵌入整个SOC，而且能在非常低的频率下工作。

在整个内核结构中，单个picorv32.v实现了整个RISCV内核，我们可以在这个文件中方便配置内核，以满足自己的要求。

1 EN_COUNTERS (default = 1)

使能RDCYCLE[H], RDTIME[H], 和RDINSTRET[H]指令

2 EN_COUNTERS64 (default = 1)

使能RDCYCLEH, RDTIMEH, RDINSTRETH指令。 如果EN_COUNTERS64=0, EN_COUNTERS=1, 系统仅支持RDCTCLE, RDTIME, RDINSTRET指令。

3 ENABLE_REGS_16_31 (default = 1)

使能寄存器的高16位x16..x31，将其设置为0，可以实现RV32E ISA。然而，在RV32E ISA spec中，当处理器想要获取这些地址的信息时，会进入一个硬件的死循环，而在Picorv32中没有实现。

4 ENABLE_REGS_DUALPORT (default = 1)

我们可以通过这个设置处理器从内存中取数据的端口数量，内存接口通常有单端和双端的区别。双端口的内存端口可以提高内存的访问速率，从而提高降低内存访问延迟。如果配置成双端口的接口，会增大芯片的面积。

5 LATCHED_MEM_RDATA (default = 0 )

LATCHED_MEM_RDATA = 1时，在经历过一次数据传输后，mem_rdata 寄存器中的数据将会保持下去。在默认配置中，Picorv32只期望在 mem_valid && mem_ready = 1时mem_rdata有效，并且从内部锁定当前值。这个配置在picorv32核内有效，在picorv32_axi 和picorv32_wb核中会隐含置为0。

6 TWO_STAGE_SHIFT (default = 1 )

在默认情况下，移位操作被拆分成了两个步骤：首先是以4bit为一个单位进行移位，接着1bit一个单位进行移位。这样能提高移位速率，但同时增加了硬件开销。我们可以把它设置成零，从而进一步减小芯片的面积。

7 BARREL_SHIFTER (default =0 )

默认的的移位操作是是将移位分解为多个较小的移位来实现的（如TWO_STAGE_SHIFT中描述的）。当它设置为1时，移位操作可以一步到位。

8 TWO_CYCLE_COMPARE (default = 0)

通过在最长的数据传输路径中添加额外的边沿触发器，将其分为两个时钟周期实现数据传输，保证数据传输可靠性。

Note: Enabling this parameter will be most effective when retiming (aka"register balancing") is enabled in the synthesis flow.

9 TWO_CYCLE_ALU (default = 0)

在ALU的数据路径中插入边沿触发器， 改善所有指令使用ALU的时间开销。

Note: Enabling this parameter will be most effective when retiming (aka "register balancing") is enabled in the synthesis flow.

10 COMPRESSED_ISA (default =0 )

使能RISC-V 压缩指令集。（dhrystone测试的时候，需要将其配置为1）

11 CATCH_MISALIGN (default = 1)

将其设置为0可以禁用捕获非对齐内存读取电路。

12 CATCH_ILLINSN (default = 1)

设置为0禁用捕获非法指令的电路

将其设置为0时，此核心仍然会进入 EBREAK指令的死循环中。当使能IRQs时，正常状态下CATCH_ILLINSN =1，EBREAK会触发 IRQ 1。而将其设置为0时，EBREAK将不会触发系统中断。

13 ENABLE_PCPI (default = 0)

使能多核处理接口。

14 ENABLE_MUL (default = 0)

使能PCPI，并且实例化 picorv32_pcpi_mul核，实现MUL[H[SU|U]]指令。当ENABEL_PCPI=1时，外部的PCPI总线才会有效。

15 ENABLE_FAST_MUL (default =0 )

使能PCPI，并且实例化 picorv32_pcpi_fast_mul核，实现MUL[H[SU|U]]指令。当ENABEL_PCPI=1时，外部的PCPI总线才会有效。当ENABLE_MUL 和 ENABLE_FAST_MUL都设置为1时，ENABLE_MUL将会被忽略。

16 ENABLE_DIV (default = 0)

使能PCPI，并且实例化 picorv32_pcpi_div核，实现DIV[U]/REM[U]`指令。当ENABEL_PCPI=1时，外部的PCPI总线才会有效。

17 ENABLE_IRQ (default = 0)

使能IRQs.

18 ENABLE_IRQ_QREGS (default = 1)

设置为0禁止对getq和setq指令的支持。根据RISC-V ABI，当没有q寄存器时，irq返回地址将会被存储在x3(gp)和x4的IRQ bitmask，全局指针和线程指针寄存器。由普通C语言生成的代码将不会与以上的寄存器发生交互。

当ENABLE_IRQ = 0 时， q寄存器默认无效。

19 ENABLE_IRQ_TIMER (default = 1)

设置为0， 可以禁用timer指令。

当ENABLE_IRQ = 0 时，timer寄存器默认无效。

20 ENABLE_TRACE (default = 0)

使用trace_valid和trace_data输出端口生成执行跟踪。使用make test_vcd可以生成跟踪文件*.trace，再执行 python3 showtrace.py testbench.trace firmware/firmware.elf 进行解码。

21 REGS_INIT_ZERO (default = 0)

设置为1可以初始化所以的寄存器为0 (使用 Verilog 的 initial 块)。

22 MASKED_IRQ (default = 32'h 0000_0000) 这个位掩码中的1位对应一个永久禁用的IRQ。

23 LATCHED_IRQ (default = 32'h ffff_ffff)

位掩码中的一位对应一个IRQ 被锁定。 例如，当IRQ线只有一个周期是高电平时，中断将被标记为挂起，并一直挂起，直到中断处理程序被调用(又名“脉冲中断”或“边缘触发中断”)。

设置位掩码其中一位为0， 可以对应设置中断线工作在电平敏感型中断模式。

24 PROGADDR_RESET (default = 32'h 0000_0000)

程序的起始地址。

25 PROGADDR_IRQ (default = 32'h 0000_0010)

中断句柄的起始地址。

26 STACKADDR (default = 32'h ffff_ffff)

当这个参数有一个不同于0xffffffff的值时，那么寄存器x2(堆栈指针)在重置时被初始化为这个值。(所有其他寄存器保持未初始化。)注意，RISC-V调用约定要求堆栈指针按16字节边界对齐(RV32I软浮点调用约定为4字节)。

Increasing the number of qubits and high-fidelity quantum logic gates are also crucial for the rapid development of noisy intermediate scale quantum (NISQ) [1] and demonstration of logic qubit through surface code error correction.

Scaling up high-fidelity superconducting quantum processors faces major challenges in the chip fabrication and qubit control.

The Zuchongzhi quantum processor consists of 66 qubits, arrayed in 11 rows and 6 columns forming a two dimensional rectangular lattice pattern as depicted in the device schematic in Fig. (a)

The quantum processor uses Transmon qubits , which are essentially non-linear oscillators with their non-linearity originating from superconducting Josephson effect.

The lowest two energy levels of the non-linear oscillator are singled out to form the computational space of a qubit, encoded as |0> and |1>. Each qubit has two control lines to provide full control of the qubit: a microwave drive line to drive excitations between |0> and |1>, and a magnetic flux bias line to tune the qubit resonance frequency. Each qubit, except those at the boundaries, has four tunable couplers to couple to its nearest neighbors, has four tunable couplers to couple to its nearest neighbors, with tunable coupling that can be turned on nd off with fast control. The tunable couplers are also Transmon qubits, which frequencies several GHz higher than that of the data qubits and always stays at ground states. A magnetic flux bias line is provided for each coupler to fast tune the coupling strength g between neighboring qubit continually from ~ +5MHz to ~-50MHz. Each qubit dispersively couples to a readout resonator which couples to a Purcell filter shared between six qubits, frequency multiplexing is used to readout the qubit states simultaneously.

[1] https://quantumcomputing.stackexchange.com/questions/1885/what-is-meant-by-noisy-intermediate-scale-quantum-nisq-technology

When we talk about quantum computers, we usually mean fault-tolerant devices. These will be able to run Shor's algorithm for factoring, as well as all the other algorithms that have been developed over the years. But the power comes at a cost: to solve a factoring problem that is not feasible for a classical computer, we will require millions of qubits. This overhead is required for error correction, since most algorithms we know are extremely sensitive to noise.

Even so, programs run on devices beyond 50 qubits in size quickly become extremely difficult to simulate on classical computers. This opens the possibility that devices of this sort of size might be used to perform the first demonstration of a quantum computer doing something that is infeasible for a classical one. It will likely be a highly abstract task, and not useful for any practical purpose, but it will nevertheless be a proof-of-principle.

Once this is done, we'll be in a strange era. We'll know that devices can do things that classical computers can't, but they won't be big enough to provide fault-tolerant implementations of the algorithms we know about. Preskill coined the term 'Noisy Intermediate-Scale Quantum' to describe this era. Noisy because we don't have enough qubits to spare for error correction, and so we'll need to directly use the imperfect qubits at the physical layer. And 'Intermediate-Scale' because of their small (but not too small) qubit number.

So what applications might devices in NISQ era have? And how will we design the quantum software to implement them? These are questions that are far from being fully answered, and will likely require quite different techniques than those for fault-tolerant quantum computing.

LFSR can be implemented in two styles- Galois implementation and Fibonacci implementation. The Galois or in-line or modular type implementation of LFSR having XOR gates in between shift registers. In Fibonacci or out-of line or simple type implementation, XOR gates are placed in the feedback path. In Galois and Fibonacci implementation of LFSR the fate flow direction is from left to right and right to left is the direction of the feedback path. But in Galois implementation feedback path is from MSB to LSB of LFSR while in Fibonacci implementation it is from LSB to MSB of LFSR.

The feedback polynomial can be used to describe their feedback property. If we choose . The tap position is [8, 6, 5, 4, 1].

With a initial state [0,1,1,1,0,0,1,1], the period can be achieved 2^8-1=255. In addition, the feedback polynomial is primitive polynomial.

import numpy as np from pylfsr import LFSR #[2]state = [0,1,1,0,0,0,1,1]fpoly = [8,6,5,4]L = LFSR(initstate=state,fpoly=fpoly)result = L.test_properties(verbose=2)

8 bit LFSR with feedback polynomial  x^8 + x^6 + x^5 + x^4 + 1Expected Period (if polynomial is primitive) =  255Current : State        :  [0 1 1 0 0 0 1 1] Count        :  0 Output bit   :  -1 feedback bit :  -11. Periodicity------------------ - Expected period = 2^M-1 = 255 - Pass?:  True2. Balance Property------------------- - Number of 1s = Number of 0s+1 (in a period): (N1s,N0s) =  (128, 127) - Pass?:  True3. Runlength Property------------------- - Number of Runs in a period should be of specific order, e.g. [4,2,1,1] - Runs:  [64 32 16  8  4  2  1  1] - Pass?:  True4. Autocorrelation Property------------------- - Autocorrelation of a period should be noise-like, specifically, 1 at k=0, -1/m everywhere else - Rxx(k):  [ 1.         -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157  1.         -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157 -0.00392157  1.        ]

 - Pass?:  True==================Passed all the tests==================

We can achieve pseudo-random codes from a LFSR, as shown in flowing figure. Leftmost bit decides whether the "10011" XOR pattern is used to compute the next value or if the register just shifts left.

In addition, it can be used to check the data consistency.

[1] Mishra, S., Tripathi, R. R., & Tripathi, D. K. (2016, March). Implementation of configurable linear feedback shift register in VHDL. In 2016 International Conference on Emerging Trends in Electrical Electronics & Sustainable Energy Systems (ICETEESES) (pp. 342-346). IEEE.

[2] https://github.com/Nikeshbajaj/Linear_Feedback_Shift_Register

The performance of SC circuits is ultimately limited by the thermal and flicker noise (or 1/f noise) generated by the amplifiers and by the thermal noise coming from the switches. Since SC circuits are sampled-date systems, the broadband thermal noise is aliased into the Nyquist band, resulting in an increase of the noise power spectral density (PSD) by a factor equal to the ratio of the equivalent noise bandwidth to the Nyquist frequency which is usually much larger than one. The 1/f noise contribution can therefore usually be neglected and if it still remains important, the amplifier 1/f noise and offset can be reduced by increasing the transistor gate areas or eventually eliminated thanks to circuit techniques like auto-zeroing or chopper stabilization. Under such conditions, the sampled thermal noise remains the dominant noise source particularly when minimal capacitance values are used, since the sampled noise voltage variance is inversely proportional to the capacitance.

Since the power consumption and silicon area are proportional to the capacitance, whereas the noise voltage variance is inversely proportional to the capacitance, it is crucial to identify which capacitances are setting the noise voltage variance.

The Bode Theorem For Passive Networks

The Bode theorem is a very efficient method to calculated the noise voltage variance at any port of an RLC citctuit and particularly of capacitive networks. However, this method is limited to passive RLC networks.

In linear circuits, the noise analysis is traditionally performed by integrating the noise PSD. This requires the calculation of the transfer functions from each uncorrelated noise source to the node where the noise has to evaluated and then adding the obtained uncorrelated contributions. In case of a passive RLC network, the thermal noise is generated in the resistors while the rest of the circuits made of ideal capacitors and inductors is noiseless. The circuits can the be represented as shown in Fig. 1a

where all resistors are modeled by a noiseless resistor in parallel with a noisy current source with power spectral density . The thermal noise variance between any node k and l of the passive RLC circuit can be calculated using the Bode theorem without the need for computing any integral by simple inspection of two equivalent circuits. The thermal noise voltage variance at any port is simply given by where is the Boltzmann constant and T the absolute temperature. Capacitance is defined as which corresponds to the capacitance obtained when looking into the port after having removed all resistances from the circuits (or set them to infinity) as illustrated in Fig. 1b.

Capacitance is defined as which corresponds to the capacitance obtained when looking into the port after having replaced all resistances by a short circuits (or set them to zero) as illustrated in Fig. 1c.

The simplest example of the application of the Bode theorem to a passive RC circuit is the -order low-pass filter illustrated in Fig. 2a. As shown in Fig. 2b, capacitance is obtained after removing the resistance and is therefore equal to C. Capacitance by a short resulting in . Applying the Bode theorem, the noise voltage variance is then simply equal to the well-know formula

Ref: Equivalent Noise Sources of Switched-Capacitor Elements

Reference

[1] Enz, C., Caizzone, A., Boukhayma, A., & Krummenacher, F. (2019). Simple Thermal Noise Estimation of Switched Capacitor Circuits Based on OTAs–Part I: Amplifiers with Capacitive Feedback. arXiv preprint arXiv:1908.08099.

[2] Enz, C., Rengifo, S. C., Boukhayma, A., & Krummenacher, F. (2019). Simple Thermal Noise Estimation of Switched Capacitor Circuits Based on OTAs–Part II: SC Filters. arXiv preprint arXiv:1908.08109.